반도체 8대 공정 : 전공정(1-6), 후공정(7-8)

① 웨이퍼 제조 공정

웨이퍼 제조 공정은 반도체 회로가 구현될 기판을 만드는 단계다. 일반적으로 단결정 실리콘 잉곳을 성장시킨 뒤 이를 얇게 절단하고, 표면을 연마·세정·검사해 나노 단위 공정이 가능한 평탄한 웨이퍼를 확보한다. 웨이퍼의 평탄도, 결함 밀도, 입자 오염 수준은 이후 모든 공정 수율에 직접 영향을 미치므로, 출발 재료의 품질이 곧 전체 수율의 상한을 결정한다고 볼 수 있다. 이 단계에서 함께 중요해지는 것이 마스크다. 회로 설계 데이터는 EDA 소프트웨어를 통해 검증된 뒤 포토 공정에서 사용할 마스크 패턴으로 전환된다. 즉 웨이퍼가 “반도체의 몸체”라면, 마스크는 그 위에 회로를 반복적으로 새기는 “설계 원판”에 가깝다. 특히
선단공정으로 갈수록 멀티패터닝과 EUV용 마스크 기술 난도가 높아지며, 마스크 결함 관리 자체가 공정 경쟁력의 일부가 된다. 결국 웨이퍼 제조 공정의 핵심은 균일하고 결함이 적은 표면을 확보하는 것이다. 이후 산화, 포토, 식각, 증착, 이온주입 등 수백 번의 세부 공정은 모두 이 기초 위에서 반복된다. 따라서 웨이퍼 단계는 단순한 소재 준비가 아니라, 전체 반도체 제조의 해상도·수율·원가 구조를 규정하는 첫 관문으로 이해할 필요가 있다.

웨이퍼 제조 공정 국내 대표 기업으로는 SK실트론, 해외는 Shin-Etsu Chemical, SUMCO, GlobalWafers 등이 있다. 

② 산화 공정

산화 공정은 웨이퍼 표면에 실리콘 산화막 (SiO₂)을 형성해, 불순물 유입을 막고 누설전류를 차단하는 단계다. 건식 산화는 얇고 치밀한 막 형성에 유리하고, 습식 산화는 성장 속도가 빨라 두꺼운 막 형성에 적합하다. 산화막은 단순 보호막이 아니라 이후 공정의 기준막 역할을 수행한다. 포토 공정에서 회로 패턴이 형성될 때 선택적으로 가공될 층의 일부가 되고, 
이온주입 단계에서는 불순물이 들어가야 할 영역과 막아야 할 영역을 구분하는 장벽으로 기능한다. 즉 산화 공정은 물리적 보호와 전기적 절연, 공정 선택성 확보라는 세 가지 목적을 동시에 수행한다. 선단공정으로 갈수록 산화막은 더 이상 단순 SiO₂만으로는 한계가 있다. 트랜지스터가 미세화될수록 게이트 절연막이 지나치게 얇아지면서 누설전류가 급증하기 때문이다. High-K 재료는 더 두꺼운 물리적 두께에서도 더 높은 유전 특성을 제공해 누설을 줄일 수 있고, 금속 게이트와 결합해 소자 성능과 전력 효율 개선에 기여한다. 정리하면 산화 공정은 단순한 막 씌우기가 아니다. 이는 소자 보호, 절연 특성 확보, 후속 공정 선택성 제공, 미세화 시대 누설전류 억제까지 담당하는 전공정의 기초 절연 플랫폼이다. 초기에는
상대적으로 단순해 보이지만, 실제로는 트랜지스터 성능과 신뢰성을 좌우하는 매우 전략적인 공정이다.

산화 공정 국내 대표 기업으로는 원익IPS, HPSP, 해외는 AMAT, Tokyo Electron 등이 있다.

③ 포토 공정

포토 공정은 웨이퍼 위에 반도체 회로 패턴을 전사하는 단계로, 흔히 반도체 제조의 인쇄 공정으로 비유된다. 먼저 웨이퍼 표면에 포토레지스트 (PR)를 균일하게 도포한 뒤, 마스크를 통해 특정 파장의 빛을 조사해 회로 패턴을 노광한다. 이후 현상액으로 노광된 영역과 비노광 영역을 구분해 제거하면, 원하는 회로 패턴이 남게 된다. 포토 공정의 본질은 얼마나 미세하고 정확하게 패턴을 그릴 수 있는가에 있다. 선폭이 작아질수록 해상도 (resolution), 정렬 정밀도 (overlay), 초점 심도 (depth of focus) 관리가 어려워진다. ASML 역시 첨단
반도체에서 리소그래피가 패터닝의 핵심이며, 더 작은 구조를 만들기 위해
광원·광학·레지스트 기술이 함께 진화한다고 설명한다. 이 공정의 중요성은 “잘못 그리면 뒤에서 복구가 거의 불가능하다”는 데 있다. 포토에서 마스크 정렬이 어긋나거나 선폭
균일성이 무너지면 이후 식각, 증착, 배선 등 모든 공정이 연쇄적으로 영향을 받는다. 그래서 포토는 단순한 패턴 형성이 아니라, 공정 전체의 기준 좌표를 설정하는 단계다. 결론적으로 포토 공정은 반도체 미세화의 병목이자 경쟁력의 핵심이다. EUV 도입 여부, 레지스트 성능, 마스크 결함 관리, overlay 제어 능력은 모두 선단공정 경쟁력과 직결된다. 메모리·로직을 불문하고 포토 공정은 “회로를 얼마나 정교하게 새길 수 있는가”를 결정하는 공정이라는 점에서 가장 상징적인 핵심 단계라 할 수 있다.

포토 공정 국내 대표 기업으로는 동진쎄미켐, 에프에스티, 해외는 ASML, JSR 등이 있다.

④ 식각 공정

식각 공정은 포토 공정에서 형성한 PR 패턴을 마스크로 삼아, 필요한 부분만 남기고 불필요한 박막이나 산화막을 제거하는 단계다. 이 과정에서 패턴의 선폭, 깊이, 측벽 형상, 선택비가 정해지기 때문에 식각은 반도체 미세화의 핵심 공정 중 하나다. 특히 미세 선폭으로 갈수록 얼마나 정밀하게, 그리고 원하는 막만 선택적으로 제거하느냐가 수율과 직결된다. 식각
방식은 크게 습식 식각과 건식 식각으로 나뉜다. 습식 식각은 액체 화학용액을 사용해 막을 제거하는 방식으로, 공정이 단순하고 처리 속도가 빠르지만 등방성 식각이 많아 미세 패턴 구현에는 한계가 있다. 반면 건식 식각은 플라즈마를 이용해 기체 상태의 반응종으로 막을 제거하는 방식으로, 원하는 방향으로 수직에 가깝게 깎아내는 이방성 식각이 가능해
미세공정에서 주력으로 사용된다. 선단공정으로 갈수록 고종횡비 구조와 미세 선폭 구현이 중요해지기 때문에, 실제 첨단 로직과 메모리에서는 건식 식각 비중이 압도적으로 높다. 식각 공정의 중요성은 한 번 잘못 제거된 구조는 사실상 복구가 어렵다는 점에 있다. 회로가
과식각되면 선폭이 줄어들어 저항 특성이 달라지고, 반대로 식각이 부족하면 전기적으로 쇼트나 누설 문제가 발생할 수 있다. 또한 하부막 손상, 식각 잔여물, profile 불량은 이후 증착과 금속배선 공정의 불량으로 이어질 수 있다. 따라서 식각 공정은 단순한 제거 공정이 아니라, 반도체의 전기적 특성과 구조적 완성도를 동시에 결정하는 정밀 가공 공정으로 이해할 필요가 있다.

식각 공정 국내 대표 기업으로는 브이엠, 피에스케이, 해외는 Lam Research, AMAT, Tokyo Electron 등이 있다.

 

⑤ 증착 공정

증착 공정은 웨이퍼 위에 절연막, 금속막, 보호막 등 매우 얇은 박막을 형성하는 단계다. 
반도체 칩은 단일 층으로 만들어지는 것이 아니라, 다양한 기능을 수행하는 수많은 얇은 층이 반복적으로 쌓이며 형성된다. 따라서 증착 공정은 회로 간 절연, 전기적 연결, 외부 충격 및 오염으로부터의 보호, 식각 방지막 형성 등 매우 다양한 역할을 담당한다.

증착 방식은 대표적으로 CVD (화학적 증기 증착) 와 PVD (물리적 증기 증착)로 구분된다. CVD는 가스를 화학적으로 반응시켜 웨이퍼 표면에 박막을 형성하는 방식으로, 균일성과 단차 피복성이 우수해 반도체 공정에서 광범위하게 사용된다. 반면 PVD는 금속 타깃을 물리적으로 증발시키거나 스퍼터링하여 박막을 형성하는 방식으로, 주로 금속막 형성에 많이 쓰인다. 

공정 목적에 따라 절연막, 배리어막, 하드마스크, 금속 연결막 등 요구되는 물성이 달라지기 때문에, 어떤 물질을 어떤 방식으로 얼마나 균일하게 입히느냐가 핵심 경쟁력이 된다. 증착 공정은 단순히 막을 입히는 공정이 아니라, 반도체 적층 구조 전체를 만드는 기반 공정이다. 

실제로 트랜지스터 게이트 유전막, 층간절연막, 금속 배선용 시드층, 하드마스크 등 대부분의 핵심 구조가 증착에서 출발한다. 또한 식각과 반복적으로 맞물려 사용되기 때문에, 증착막의 두께 균일도와 계면 품질이 조금만 흔들려도 후속 식각 정밀도와 전기적 특성까지 동시에 흔들린다. 결국 증착 공정은 소자층과 배선층의 구조를 쌓아 올리는 공정이며, 미세화가
심화될수록 그 중요성이 더 커진다고 볼 수 있다. 

증착 공정 국내 대표 기업으로는 주성엔지니어링, 원익IPS, 유진테크, 테스, 해외는 AMAT, Lam Research 등이 있다. 

⑥ 금속배선 공정

금속배선 공정은 트랜지스터와 각 소자를 서로 연결해 전기 신호가 실제로 흐를 수 있도록 만드는 단계다. 앞선 산화, 포토, 식각, 증착 공정을 통해 각각의 소자 구조를 형성했다면, 금속배선은 이를 하나의 회로 시스템으로 묶어주는 작업이다.

아무리 정교한 트랜지스터를 만들더라도 각 소자가 연결되지 않으면 반도체는 동작할 수 없기 때문에, 금속배선 공정은 소자 제조와 회로 구현을 이어주는 마지막 전공정 축에 해당한다.

금속배선에는 과거 알루미늄이 많이 쓰였지만, 미세화가 심화되면서 현재는 저저항 특성을 갖는 구리 배선 비중이 높아졌다. 다만 구리는 확산성이 높기 때문에 배리어막과 라이너막 형성이 함께 필요하고, 이후 CMP를 통해 표면을 평탄화하는 공정이 뒤따른다.

또한 반도체 내부에는 단일 배선층만 존재하는 것이 아니라, 하부의 미세 배선층과 상부의 굵은 글로벌 배선층이 다층 구조로 형성된다. 이 때문에 금속배선 공정은 단순한 전선 연결이 아니라, 저항·지연·발열·신뢰성을 함께 고려한 고난도 적층 설계 공정이다. 금속배선 공정의 중요성은 미세화가 심화될수록 오히려 더 커진다. 

트랜지스터 성능이 향상되어도 배선 저항과 RC 지연이 커지면 전체 칩 속도는 제한되기 때문이다. 특히 고성능 로직, AI 가속기, HBM 인터페이스처럼 데이터 전송량이 큰 반도체일수록 배선 구조 최적화가 전체 성능의 병목을 좌우한다. 

금속배선 공정 국내 대표 기업으로는 케이씨텍, 해외는 AMAT, Ebara 등이 있다. 

 

⑦ EDS 공정

EDS (Electrical Die Sorting)는 전공정이 완료된 웨이퍼 상의 개별 칩이 정상적으로
동작하는지 전기적으로 검사해, 양품과 불량품을 선별하는 단계다. 즉 웨이퍼가 아직 잘려 나가기 전, 각 다이 (die)의 특성을 측정해 이후 패키징할 가치가 있는 칩만 골라내는 공정이다. 

EDS 공정에서는 프로브 카드로 웨이퍼 위 각 칩의 패드에 접촉해 전압, 전류, 누설, 동작 여부, 속도 특성 등을 측정한다. 이를 통해 동작 불량 칩은 제외하고, 성능 수준에 따라 등급을 나누는 binning 작업도 함께 수행한다. 특히 메모리 반도체는 대량 양산 제품인 만큼 이 단계에서의 검사 속도와 정확도가 매우 중요하며, 로직 반도체는 기능이 복잡한 만큼 검사 항목과 패턴도 더 정교해진다. 결국 EDS는 단순 검사라기보다, 생산 수율을 실질적으로 확정하고 패키징 원가를 통제하는 경제적 공정이기도 하다. 

이 단계가 중요한 이유는 불량 다이를 미리 걸러내지 않으면, 이후 패키징과 최종 테스트에서 불필요한 비용이 발생하기 때문이다. 패키징까지 마친 뒤 불량을 발견하면 이미 기판, 몰딩, 테스트 비용이 모두 투입된 상태이므로 손실이 훨씬 커진다. 

따라서 EDS는 반도체 제조에서 수율 확인과 원가 방어를 동시에 수행하는 단계다. 특히 선단공정으로 갈수록 웨이퍼 한 장의 가치가 커지기 때문에, EDS의 정밀도와 throughput은 제품 경쟁력에 직접 연결된다. 

EDS 공정 국내 대표 기업으로는 고영, 인텍플러스, 해외는 Advantest, Teradyne 등이 있다.

⑧ 패키징 공정

패키징 공정은 웨이퍼에서 개별 칩을 절단한 뒤, 이를 외부 기판이나 리드프레임과 연결하고 보호재로 감싸 실제 제품 형태로 완성하는 단계다. 전공정이 반도체 내부 회로를 만드는 과정이라면, 패키징은 그 칩이 외부 시스템과 연결되고 실제 사용될 수 있도록 만드는 마지막 제조 단계다. 

전통적 패키징은 칩을 절단해 기판 위에 올리고 와이어 본딩이나 플립칩 방식으로 연결한 뒤, 몰딩을 통해 외부 충격과 습기로부터 보호하는 구조였다. 
그러나 최근에는 반도체 성능 경쟁이 심화되면서 패키징의 역할이 크게 확대되고 있다. 

칩렛, 2.5D, 3D 패키징, HBM 적층, CoWoS, Fan-out과 같은 첨단 패키징 기술은 단순 보호 수준을 넘어, 여러 칩을 고밀도로 연결해 시스템 성능 자체를 끌어올리는 방향으로 발전하고 있다. 
다시 말해 패키징은 더 이상 후공정의 부수 단계가 아니라, 시스템 반도체 경쟁력의 핵심 축으로 올라왔다. 패키징 공정의 중요성은 특히 AI 반도체와 HBM 시대에 더욱 커지고 있다. 연산 성능이 높아질수록 칩 간 연결 거리, 신호 손실, 발열 문제가 커지는데, 이를 해결하는 가장 현실적인 방법 중 하나가 고도화된 패키징이기 때문이다. 

실제로 첨단 로직과 HBM을 함께 묶는 구조는 패키징 기술 수준에 따라 성능과 수율이 크게 달라진다. 따라서 패키징은 칩을 단순히 감싸는 공정이 아니라, 최종 제품의 성능·전력 효율·발열·신뢰성을 결정하는 시스템 통합 공정으로 봐야 한다. 

패키징 공정 국내 대표 기업으로는 피에스케이홀딩스, 한미반도체, 하나마이크론, 해외는 ASE Holdings, Amkor 등이 있다.

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